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簡介面向模擬集成電路學習者的設計參考文檔以兩級全差分高增益放大器為設計對象完整覆蓋從性能指標設定、電路結(jié)構選型、參數(shù)計算到前仿真、版圖繪制與物理驗證的模擬IC全流程。文檔基于華大九天Aether平臺與0.18um PDK針對DC增益≥90dB、0dB帶寬≥500MHz、相位裕度≥50°、PSRR等指標對比折疊式與套筒式共源共柵結(jié)構詳細給出各級電流分配、過驅(qū)動電壓分配、MOS寬長比計算及偏置電壓設定并延伸至原理圖繪制、測試電路搭建、AC/OP/瞬態(tài)仿真以及DRC/LVS驗證等環(huán)節(jié)適合微電子專業(yè)學生、IC設計工程師及賽前備考人員使用。資源為1個PDF文件大小1.65MB內(nèi)容精煉緊湊便攜易讀。目前已有96人學習收藏是理解全差分OTA設計流程與國產(chǎn)EDA工具使用的實用參考資料可據(jù)此建立從指標到版圖的系統(tǒng)性認知。 模擬集成電路設計這個圈子兩級全差分高增益放大器是繞不開的基本功。不管你做的是ADC前端的采樣保持放大器、傳感器接口里的儀表放大器還是DAC輸出緩沖最終都會落到同一個問題上怎么在有限的功耗和面積預算下把增益、帶寬、擺率、噪聲這些互相撕扯的指標揉到一起還得保證流片回來能穩(wěn)定工作不出幺蛾子。這篇文章我就拿“兩級全差分高增益放大器”這條主線把架構選擇、指標反推、電路搭建、仿真驗證的完整流程拆開講一遍里面穿插我個人流片和調(diào)試踩過的坑適合正在學模擬IC設計的研究生也適合剛?cè)胄斜蝗罘蛛娐氛勰サ墓こ處?。我見過不少同學拿到指標后直接打開Cadence開始畫管子畫完一仿真發(fā)現(xiàn)某個指標怎么都調(diào)不上去然后開始盲調(diào)運氣好調(diào)兩天調(diào)通運氣不好直接換架構重來。其實全差分兩級運放的設計路徑非常固定完全可以先在手算階段把90%的矛盾暴露出來再進EDA工具事半功倍。下面按我習慣的設計順序來講。1. 為什么是兩級全差分架構決策與設計邏輯1.1 全差分結(jié)構收益與代價全差分的意思是運放有兩個輸出端輸出信號用Vout減去Vout-來表示。相比單端結(jié)構全差分最直觀的好處是輸出擺幅直接翻倍。你想象一下一個1.8V電源的系統(tǒng)單端輸出能擺到0.2V到1.6V已經(jīng)不錯了擺幅1.4V而全差分每端擺0.2V到1.6V差分信號就是正負1.4V等效動態(tài)范圍大了整整6dB。這還沒算它在共模噪聲抑制上的天然優(yōu)勢——電源擾動和襯底噪聲會同時作用在兩個輸出端做差以后被抵消掉這在混合信號芯片里簡直太關鍵了。另一個容易被忽略的好處是偶次諧波抵消因為差分輸出的泰勒展開里偶次項是同相的相減就沒了線性度會比單端干凈不少。代價也很明確多了一個共模反饋環(huán)路。差模信號靠輸入差分對放大但是輸出共模電平往哪飄沒有人管必須專門設計一個CMFB電路去檢測輸出共模電壓反饋到偏置端把輸出共模拉回目標值。這個環(huán)路單獨有增益、有帶寬、有穩(wěn)定性問題設計不好輕則共模漂移導致工作點跑飛重則整個環(huán)路振蕩。全差分電路調(diào)不出性能十有八九是CMFB在作怪這一點后面詳細講。1.2 兩級架構把增益和擺幅分開解決先看單級方案。套筒式共源共柵結(jié)構在長溝道工藝下做到60到70dB增益不算難但你要做到80dB以上的高增益單級就非常吃力了。因為單級增益本質(zhì)上等于輸入跨導乘輸出阻抗輸出阻抗靠堆共源共柵管來提升堆到三層甚至四層以后輸出擺幅被壓縮得沒法看頭尾電壓余量都不夠。反過來如果你想保住擺幅輸出阻抗就得妥協(xié)增益又上不去。這就是單級天生的矛盾增益和擺幅綁定在一起只能互相遷就。兩級架構把這個問題解耦了。第一級不負責輸出擺幅可以放心用共源共柵堆增益第二級用簡單的共源級專門提供擺幅。級聯(lián)總增益等于兩級增益相乘90dB甚至100dB都可行輸出擺幅依然可以接近軌到軌。當然天下沒有免費的午餐代價是多了一個低頻極點頻率補償變復雜了得靠密勒電容做極點分裂。下面這個表是我的選型習慣方案開環(huán)增益輸出擺幅穩(wěn)定性設計功耗效率適用場景單級套筒60~70dB小簡單高高速中等增益單級折疊50~60dB中簡單中輸入共模范圍要求高兩級密勒80~100dB大中等中高增益高精度增益增強單級80~100dB小復雜高追求極致速度我個人的看法是如果不是對速度和功耗有特別極端的追求第一版設計優(yōu)先用兩級密勒結(jié)構。它的行為模型最成熟仿真工具里能用的輔助手段最多出問題的概率相對可控。增益增強雖然紙面上性能漂亮但環(huán)路嵌套帶來的穩(wěn)定性和偏置復雜度對新手非常不友好。2. 先算清楚再動手指標分解與參數(shù)預設計2.1 五個關鍵公式撐起預設計做兩級全差分運放我不建議直接上手畫原理圖。先花半個小時做一次手算預設計把大致電流、管子寬長比、電容值定下來再進工具微調(diào)。整個預設計核心就五個關系第一個是單位增益帶寬GBW等于第一級跨導gm1除以2π乘以密勒電容CcGBW gm1 / (2π·Cc)。這個公式告訴你帶寬和密勒電容成反比想帶寬大就把Cc做小但Cc直接關系穩(wěn)定性和噪聲不能無限小。第二個是擺率SR第一級擺率約等于尾電流Itail除以Cc。大白話就是你給電容充電的速度充得快擺率就高。所以擺率不夠的時候不要只盯著管子尺寸先看看尾電流夠不夠。第三個是次主極點p2約等于第二級跨導gm2除以2π乘以負載電容CL。這個極點位置直接決定相位裕度。相位裕度要想有60度次主極點必須離GBW足夠遠工程上習慣要求gm2/CL ≥ 2.2 × gm1/Cc。第四個是調(diào)零電阻Rz密勒補償Cc上串聯(lián)的那個電阻取值約等于1/gm2。它能把右半平面零點推掉否則零點落在GBW附近相位裕度會很難看。第五個是增益分配總增益約等于gm1·Rout1·gm2·Rout2兩級各自承擔多少增益要在手算時留好余量。實戰(zhàn)中我一般讓第一級貢獻60dB左右的增益第二級貢獻30到40dB這樣總增益90dB以上輕松達到還不用把每個單級都推到極限。2.2 用一組實際指標反推參數(shù)我拿一個實際項目里的指標來走一遍流程直流增益≥90dBGBW≥100MHz負載電容2pF擺率≥80V/μs相位裕度≥60度電源1.8V0.18μm工藝。第一步定密勒電容Cc。按經(jīng)驗Cc取1pF左右和負載電容同量級。第二步由擺率公式反推尾電流Itail SR × Cc 80V/μs × 1pF 80μA第一級輸入對管每邊分40μA。第三步由GBW反推第一級跨導gm1 2π × 100MHz × 1pF ≈ 628μA/V。再用gm 2Id/Vov反推輸入對管過驅(qū)動電壓Vov 2 × 40μA / 628μA/V ≈ 127mV這個值落在100到200mV的經(jīng)驗區(qū)間里合理。第四步看第二級。相位裕度60度要求gm2 ≥ 2.2 × 2π × CL × GBW 2.2 × 2π × 2pF × 100MHz ≈ 2.76mA/V。第二級電流取150μA的話Vov 2 × 150μA / 2.76mA/V ≈ 109mV勉強可以接受。你注意這里有個權衡如果第二級電流給太小gm2不夠相位裕度就保不住電流給太大功耗又上去。第五步驗增益。90dB對應電壓增益31623倍第二級用共源結(jié)構Rout2大概可以做到250kΩ到500kΩ取300kΩ計算gm2 2.76mA/V第二級增益約828倍。那第一級需要提供約38倍增益這個量級對共源共柵結(jié)構來說非常輕松。到這里所有管子的大致偏置電流和關鍵電容都有了可以開圖紙了。2.3 手算的定位不求精確但求方向正確我強調(diào)一下這個階段的數(shù)字全是量級級別的估算不需要也沒必要精確到小數(shù)點后三位。原因很簡單二級效應、寄生電容、溝道長度調(diào)制、溫度變化都會讓實際值和手算差出20%甚至更多。手算的意義是讓你在仿真之前就知道哪些指標是瓶頸哪些器件是杠桿點。舉上面的例子最關鍵的信息是第二級跨導gm2決定了你能否保住60度相位裕度。所以后面調(diào)電路時如果PM上不去我的第一反應不是去動密勒電容而是檢查第二級電流是否夠大、負載電容是否被寄生電容抬高。手算提前告訴你這個方向你就不會像無頭蒼蠅一樣亂調(diào)一通了。3. 電路模塊拆解輸入級、第二級與共模反饋3.1 輸入級選型套筒還是折疊第一級選型第一件事是定輸入管極性。PMOS輸入管適合輸入共模電平接近地的場景噪聲性能通常更好NMOS輸入管適合輸入共模接近電源的場景。實際怎么選往往不是自己定的而是看前一級電路給你的共模電平是多少跟著應用走。第二件事是定結(jié)構。套筒式共源共柵電流效率高、增益高但輸出擺幅小。折疊共源共柵多一路電流功耗大一點但輸入共模范圍和輸出擺幅都更靈活。如果這次設計是第一級后面直接接第二級沒有中間節(jié)點需要對外輸出我偏向用套筒式如果輸入共模范圍要求從軌到軌都能工作那必須折疊沒有商量余地。輸入差分對的尺寸設計有個細節(jié)容易被忽略在固定漏電流下gm和W/L的平方根成正比和過驅(qū)動電壓的一次方成正比。也就是提高Vov比加大管子面積能更有效地提升gm功耗代價還更小。但Vov不能太大100到200mV是甜點區(qū)間——太小管子失配影響大太大跨導效率和擺幅都被壓制。3.2 第二級與密勒補償?shù)膶崿F(xiàn)細節(jié)第二級是個共源放大級輸出端負載電容大、擺幅要求高所以結(jié)構盡量簡單。輸出管溝道長度不要用最小尺寸我一般取最小溝長的2到4倍換來更高的ro增益和輸出精度都有改善。代價是速度變慢通過合理設置電流來平衡。密勒補償電容Cc跨接在第一級輸出節(jié)點和第二級輸出節(jié)點之間。它的作用是極點分裂把第一級輸出節(jié)點的主極點往低頻推把第二級輸出節(jié)點的次主極點往高頻推兩者拉開距離環(huán)路穩(wěn)定性就有了保障。但Cc會引入一個右半平面零點頻率約等于gm2除以2πCc。這個零點在相位上的貢獻是負的嚴重時會吃掉一二十度相位裕度。解決辦法就是調(diào)零電阻Rz。Rz取值約為1/gm2可以把零點推到無窮遠甚至翻到左半平面。實現(xiàn)上Rz可以用多晶硅電阻也可以用工作在線性區(qū)的MOS管后者可以跟隨PVT變化自動調(diào)整阻值實際流片時魯棒性更好。設計初期先用一個理想電阻仿真相位裕度隨Rz變化的曲線找出最優(yōu)值再決定具體實現(xiàn)方式。這個掃描習慣我保持了多年屢試不爽。3.3 CMFB全差分電路最容易翻車的環(huán)節(jié)全差分運放必須有個共模反饋環(huán)路否則輸出共模電壓會隨著電源電壓、溫度、失配漂移嚴重影響后級。CMFB的基本原理是檢測輸出共模電平(Vout Vout-) / 2和參考電壓Vcm比較誤差信號反饋到偏置端把共模拉回目標值。工程上CMFB有兩種主流實現(xiàn)。連續(xù)時間CMFB用電阻分壓檢測共模再用一個跨導級比較直接調(diào)整輸出級電流源優(yōu)點是帶寬高適合連續(xù)時間信號處理但分壓電阻會引入熱噪聲還可能在輸出節(jié)點增加一個低頻極點。開關電容CMFB用電容分時采樣輸出共模再通過電荷分享調(diào)節(jié)偏置優(yōu)點是不消耗靜態(tài)電流、不增加輸出噪聲但需要非交疊時鐘和額外的動態(tài)功耗主要用在開關電容鏈路里。CMFB環(huán)路設計最核心的一條它也要滿足增益和相位裕度要求。我見過太多人只盯著差模環(huán)路的穩(wěn)定性忘了CMFB環(huán)路單獨跑一個STB仿真結(jié)果瞬態(tài)一跑發(fā)現(xiàn)輸出共模以幾百MHz的頻率振蕩輸出波形一片模糊。CMFB檢測網(wǎng)絡引入的寄生節(jié)點要盡量遠離CMFB的單位增益帶寬必要時用小電容做一個主極點補償。另外CMFB環(huán)路增益要適中——太小共模抑制不夠太大容易與差模環(huán)路耦合振蕩。調(diào)CMFB的時候建議把差模輸入固定單獨看共模環(huán)路的STB響應和瞬態(tài)共模階躍響應收斂趨勢清楚了再合到一起看整體。4. 仿真驗證、問題排查與實操心得4.1 仿真清單與推薦執(zhí)行順序一個可靠的全差分運放設計仿真不能只跑一個AC就完事。我自己的固定流程是這樣的DC工作點仿真先確認所有管子都工作在飽和區(qū)電流和手算值的偏差在合理范圍內(nèi)。這一步如果不過后面全是空中樓閣。開環(huán)AC仿真把CMFB環(huán)路閉合差模環(huán)路用大電感和電容配置成開環(huán)測試結(jié)構看差模增益、GBW、相位裕度。STB穩(wěn)定性仿真分別測差模環(huán)路和CMFB環(huán)路的增益、帶寬、相位裕度。Cadence里的stb分析默認能測兩個環(huán)路關鍵是接法要正確。瞬態(tài)仿真先接單位增益緩沖結(jié)構輸入加階躍看建立時間和過沖再加大階躍信號看擺率。噪聲仿真看輸入?yún)⒖茧妷涸肼曌V和積分噪聲確認噪聲指標是否落在規(guī)格內(nèi)。PVT加蒙特卡洛跑工藝角、溫度、電源電壓掃描再跑失配蒙特卡洛看失調(diào)電壓分布和良率。注意SS corner下管子跨導最小相位裕度通常是最差的要重點盯。4.2 高頻踩坑問題和排查手段我把自己和身邊同事遇到過的問題整理成一個速查表雖然簡單但非常實用現(xiàn)象直接原因排查手段輸出共模高頻振蕩CMFB環(huán)路不穩(wěn)定降低CMFB環(huán)路增益檢查檢測網(wǎng)絡極點單位增益緩沖接法時嚴重過沖差模相位裕度不足看p2位置查第二級gm和調(diào)零電阻大階躍信號邊沿太慢擺率不足檢查第一級尾電流和第二級電流能力DC輸出共模對不上設計值CMFB閉環(huán)沒建立或參考接錯檢查CMFB反饋極性確認參考電壓PVT仿真下PM跌破45度SS角下gm下降、寄生增大增加第二級電流調(diào)整Rz跟隨特性處理器上我建議一個癥狀對應一個懷疑對象不要同時動多個參數(shù)。比如順手把尾電流調(diào)大又把Cc改小最后PM是好了但你根本不知道是哪個動作起的作用換個corner可能又出問題。4.3 幾條真正好用的調(diào)參經(jīng)驗做這個電路好幾年我總結(jié)出幾條普通教科書上不會寫的實操經(jīng)驗。第一調(diào)零電阻Rz一定要掃描。在原理圖里把Rz設成一個變量跑一遍Rz從0.5倍1/gm2到2倍1/gm2的掃描輸出PM和GBW兩條曲線。你會很直觀地看到最佳點在哪里而且能用容差范圍判斷這個電阻的敏感度。我見過一個設計Rz從最佳點偏15%PM就從68度掉到58度這種對失配太敏感的設計必須改結(jié)構。第二相位裕度不夠時先檢查負載電容是不是被寄生電容抬高了。有時候你畫的時候以為CL是2pF實際在版圖里輸出節(jié)點上一堆走線電容和下一級輸入電容加起來可能變成2.8pF次主極點直接被拉低PM就掉下來了。先用后仿真提取結(jié)果確認真實負載再決定要不要加大第二級電流而不是一味去調(diào)Cc。第三CMFB環(huán)路在瞬態(tài)里表現(xiàn)為共模的低頻漂移和高頻振蕩兩種癥狀。低頻漂移通常是增益不夠高頻振蕩通常是相位余量不足。上了示波器看瞬態(tài)波形先區(qū)分是哪種再決定往哪個方向下手。我見過有人把CMFB環(huán)路增益提到很高想把共模抑制做好結(jié)果把環(huán)路調(diào)振蕩了純屬方向錯誤。最后再分享一個小技巧。每次設計文件里我會單獨建一個測CMFB的testbench只測共模環(huán)路不做任何差模激勵。這樣每次改動電路后跑一遍這個benchCMFB的穩(wěn)定性變化趨勢一目了然。全差分運放做多了你會發(fā)現(xiàn)差模環(huán)路不太容易出問題CMFB才是真正消耗時間的地方把這個環(huán)節(jié)管好了整個設計速度能快三分之一。本文還有配套的精品資源點擊獲取 兩級全差分高增益放大器設計：從指標分解到流片實戰(zhàn)
簡介面向模擬集成電路學習者的設計參考文檔以兩級全差分高增益放大器為設計對象完整覆蓋從性能指標設定、電路結(jié)構選型、參數(shù)計算到前仿真、版圖繪制與物理驗證的模擬IC全流程。文檔基于華大九天Aether平臺與0.18um PDK針對DC增益≥90dB、0dB帶寬≥500MHz、相位裕度≥50°、PSRR等指標對比折疊式與套筒式共源共柵結(jié)構詳細給出各級電流分配、過驅(qū)動電壓分配、MOS寬長比計算及偏置電壓設定并延伸至原理圖繪制、測試電路搭建、AC/OP/瞬態(tài)仿真以及DRC/LVS驗證等環(huán)節(jié)適合微電子專業(yè)學生、IC設計工程師及賽前備考人員使用。資源為1個PDF文件大小1.65MB內(nèi)容精煉緊湊便攜易讀。目前已有96人學習收藏是理解全差分OTA設計流程與國產(chǎn)EDA工具使用的實用參考資料可據(jù)此建立從指標到版圖的系統(tǒng)性認知。 模擬集成電路設計這個圈子兩級全差分高增益放大器是繞不開的基本功。不管你做的是ADC前端的采樣保持放大器、傳感器接口里的儀表放大器還是DAC輸出緩沖最終都會落到同一個問題上怎么在有限的功耗和面積預算下把增益、帶寬、擺率、噪聲這些互相撕扯的指標揉到一起還得保證流片回來能穩(wěn)定工作不出幺蛾子。這篇文章我就拿“兩級全差分高增益放大器”這條主線把架構選擇、指標反推、電路搭建、仿真驗證的完整流程拆開講一遍里面穿插我個人流片和調(diào)試踩過的坑適合正在學模擬IC設計的研究生也適合剛?cè)胄斜蝗罘蛛娐氛勰サ墓こ處?。我見過不少同學拿到指標后直接打開Cadence開始畫管子畫完一仿真發(fā)現(xiàn)某個指標怎么都調(diào)不上去然后開始盲調(diào)運氣好調(diào)兩天調(diào)通運氣不好直接換架構重來。其實全差分兩級運放的設計路徑非常固定完全可以先在手算階段把90%的矛盾暴露出來再進EDA工具事半功倍。下面按我習慣的設計順序來講。1. 為什么是兩級全差分架構決策與設計邏輯1.1 全差分結(jié)構收益與代價全差分的意思是運放有兩個輸出端輸出信號用Vout減去Vout-來表示。相比單端結(jié)構全差分最直觀的好處是輸出擺幅直接翻倍。你想象一下一個1.8V電源的系統(tǒng)單端輸出能擺到0.2V到1.6V已經(jīng)不錯了擺幅1.4V而全差分每端擺0.2V到1.6V差分信號就是正負1.4V等效動態(tài)范圍大了整整6dB。這還沒算它在共模噪聲抑制上的天然優(yōu)勢——電源擾動和襯底噪聲會同時作用在兩個輸出端做差以后被抵消掉這在混合信號芯片里簡直太關鍵了。另一個容易被忽略的好處是偶次諧波抵消因為差分輸出的泰勒展開里偶次項是同相的相減就沒了線性度會比單端干凈不少。代價也很明確多了一個共模反饋環(huán)路。差模信號靠輸入差分對放大但是輸出共模電平往哪飄沒有人管必須專門設計一個CMFB電路去檢測輸出共模電壓反饋到偏置端把輸出共模拉回目標值。這個環(huán)路單獨有增益、有帶寬、有穩(wěn)定性問題設計不好輕則共模漂移導致工作點跑飛重則整個環(huán)路振蕩。全差分電路調(diào)不出性能十有八九是CMFB在作怪這一點后面詳細講。1.2 兩級架構把增益和擺幅分開解決先看單級方案。套筒式共源共柵結(jié)構在長溝道工藝下做到60到70dB增益不算難但你要做到80dB以上的高增益單級就非常吃力了。因為單級增益本質(zhì)上等于輸入跨導乘輸出阻抗輸出阻抗靠堆共源共柵管來提升堆到三層甚至四層以后輸出擺幅被壓縮得沒法看頭尾電壓余量都不夠。反過來如果你想保住擺幅輸出阻抗就得妥協(xié)增益又上不去。這就是單級天生的矛盾增益和擺幅綁定在一起只能互相遷就。兩級架構把這個問題解耦了。第一級不負責輸出擺幅可以放心用共源共柵堆增益第二級用簡單的共源級專門提供擺幅。級聯(lián)總增益等于兩級增益相乘90dB甚至100dB都可行輸出擺幅依然可以接近軌到軌。當然天下沒有免費的午餐代價是多了一個低頻極點頻率補償變復雜了得靠密勒電容做極點分裂。下面這個表是我的選型習慣方案開環(huán)增益輸出擺幅穩(wěn)定性設計功耗效率適用場景單級套筒60~70dB小簡單高高速中等增益單級折疊50~60dB中簡單中輸入共模范圍要求高兩級密勒80~100dB大中等中高增益高精度增益增強單級80~100dB小復雜高追求極致速度我個人的看法是如果不是對速度和功耗有特別極端的追求第一版設計優(yōu)先用兩級密勒結(jié)構。它的行為模型最成熟仿真工具里能用的輔助手段最多出問題的概率相對可控。增益增強雖然紙面上性能漂亮但環(huán)路嵌套帶來的穩(wěn)定性和偏置復雜度對新手非常不友好。2. 先算清楚再動手指標分解與參數(shù)預設計2.1 五個關鍵公式撐起預設計做兩級全差分運放我不建議直接上手畫原理圖。先花半個小時做一次手算預設計把大致電流、管子寬長比、電容值定下來再進工具微調(diào)。整個預設計核心就五個關系第一個是單位增益帶寬GBW等于第一級跨導gm1除以2π乘以密勒電容CcGBW gm1 / (2π·Cc)。這個公式告訴你帶寬和密勒電容成反比想帶寬大就把Cc做小但Cc直接關系穩(wěn)定性和噪聲不能無限小。第二個是擺率SR第一級擺率約等于尾電流Itail除以Cc。大白話就是你給電容充電的速度充得快擺率就高。所以擺率不夠的時候不要只盯著管子尺寸先看看尾電流夠不夠。第三個是次主極點p2約等于第二級跨導gm2除以2π乘以負載電容CL。這個極點位置直接決定相位裕度。相位裕度要想有60度次主極點必須離GBW足夠遠工程上習慣要求gm2/CL ≥ 2.2 × gm1/Cc。第四個是調(diào)零電阻Rz密勒補償Cc上串聯(lián)的那個電阻取值約等于1/gm2。它能把右半平面零點推掉否則零點落在GBW附近相位裕度會很難看。第五個是增益分配總增益約等于gm1·Rout1·gm2·Rout2兩級各自承擔多少增益要在手算時留好余量。實戰(zhàn)中我一般讓第一級貢獻60dB左右的增益第二級貢獻30到40dB這樣總增益90dB以上輕松達到還不用把每個單級都推到極限。2.2 用一組實際指標反推參數(shù)我拿一個實際項目里的指標來走一遍流程直流增益≥90dBGBW≥100MHz負載電容2pF擺率≥80V/μs相位裕度≥60度電源1.8V0.18μm工藝。第一步定密勒電容Cc。按經(jīng)驗Cc取1pF左右和負載電容同量級。第二步由擺率公式反推尾電流Itail SR × Cc 80V/μs × 1pF 80μA第一級輸入對管每邊分40μA。第三步由GBW反推第一級跨導gm1 2π × 100MHz × 1pF ≈ 628μA/V。再用gm 2Id/Vov反推輸入對管過驅(qū)動電壓Vov 2 × 40μA / 628μA/V ≈ 127mV這個值落在100到200mV的經(jīng)驗區(qū)間里合理。第四步看第二級。相位裕度60度要求gm2 ≥ 2.2 × 2π × CL × GBW 2.2 × 2π × 2pF × 100MHz ≈ 2.76mA/V。第二級電流取150μA的話Vov 2 × 150μA / 2.76mA/V ≈ 109mV勉強可以接受。你注意這里有個權衡如果第二級電流給太小gm2不夠相位裕度就保不住電流給太大功耗又上去。第五步驗增益。90dB對應電壓增益31623倍第二級用共源結(jié)構Rout2大概可以做到250kΩ到500kΩ取300kΩ計算gm2 2.76mA/V第二級增益約828倍。那第一級需要提供約38倍增益這個量級對共源共柵結(jié)構來說非常輕松。到這里所有管子的大致偏置電流和關鍵電容都有了可以開圖紙了。2.3 手算的定位不求精確但求方向正確我強調(diào)一下這個階段的數(shù)字全是量級級別的估算不需要也沒必要精確到小數(shù)點后三位。原因很簡單二級效應、寄生電容、溝道長度調(diào)制、溫度變化都會讓實際值和手算差出20%甚至更多。手算的意義是讓你在仿真之前就知道哪些指標是瓶頸哪些器件是杠桿點。舉上面的例子最關鍵的信息是第二級跨導gm2決定了你能否保住60度相位裕度。所以后面調(diào)電路時如果PM上不去我的第一反應不是去動密勒電容而是檢查第二級電流是否夠大、負載電容是否被寄生電容抬高。手算提前告訴你這個方向你就不會像無頭蒼蠅一樣亂調(diào)一通了。3. 電路模塊拆解輸入級、第二級與共模反饋3.1 輸入級選型套筒還是折疊第一級選型第一件事是定輸入管極性。PMOS輸入管適合輸入共模電平接近地的場景噪聲性能通常更好NMOS輸入管適合輸入共模接近電源的場景。實際怎么選往往不是自己定的而是看前一級電路給你的共模電平是多少跟著應用走。第二件事是定結(jié)構。套筒式共源共柵電流效率高、增益高但輸出擺幅小。折疊共源共柵多一路電流功耗大一點但輸入共模范圍和輸出擺幅都更靈活。如果這次設計是第一級后面直接接第二級沒有中間節(jié)點需要對外輸出我偏向用套筒式如果輸入共模范圍要求從軌到軌都能工作那必須折疊沒有商量余地。輸入差分對的尺寸設計有個細節(jié)容易被忽略在固定漏電流下gm和W/L的平方根成正比和過驅(qū)動電壓的一次方成正比。也就是提高Vov比加大管子面積能更有效地提升gm功耗代價還更小。但Vov不能太大100到200mV是甜點區(qū)間——太小管子失配影響大太大跨導效率和擺幅都被壓制。3.2 第二級與密勒補償?shù)膶崿F(xiàn)細節(jié)第二級是個共源放大級輸出端負載電容大、擺幅要求高所以結(jié)構盡量簡單。輸出管溝道長度不要用最小尺寸我一般取最小溝長的2到4倍換來更高的ro增益和輸出精度都有改善。代價是速度變慢通過合理設置電流來平衡。密勒補償電容Cc跨接在第一級輸出節(jié)點和第二級輸出節(jié)點之間。它的作用是極點分裂把第一級輸出節(jié)點的主極點往低頻推把第二級輸出節(jié)點的次主極點往高頻推兩者拉開距離環(huán)路穩(wěn)定性就有了保障。但Cc會引入一個右半平面零點頻率約等于gm2除以2πCc。這個零點在相位上的貢獻是負的嚴重時會吃掉一二十度相位裕度。解決辦法就是調(diào)零電阻Rz。Rz取值約為1/gm2可以把零點推到無窮遠甚至翻到左半平面。實現(xiàn)上Rz可以用多晶硅電阻也可以用工作在線性區(qū)的MOS管后者可以跟隨PVT變化自動調(diào)整阻值實際流片時魯棒性更好。設計初期先用一個理想電阻仿真相位裕度隨Rz變化的曲線找出最優(yōu)值再決定具體實現(xiàn)方式。這個掃描習慣我保持了多年屢試不爽。3.3 CMFB全差分電路最容易翻車的環(huán)節(jié)全差分運放必須有個共模反饋環(huán)路否則輸出共模電壓會隨著電源電壓、溫度、失配漂移嚴重影響后級。CMFB的基本原理是檢測輸出共模電平(Vout Vout-) / 2和參考電壓Vcm比較誤差信號反饋到偏置端把共模拉回目標值。工程上CMFB有兩種主流實現(xiàn)。連續(xù)時間CMFB用電阻分壓檢測共模再用一個跨導級比較直接調(diào)整輸出級電流源優(yōu)點是帶寬高適合連續(xù)時間信號處理但分壓電阻會引入熱噪聲還可能在輸出節(jié)點增加一個低頻極點。開關電容CMFB用電容分時采樣輸出共模再通過電荷分享調(diào)節(jié)偏置優(yōu)點是不消耗靜態(tài)電流、不增加輸出噪聲但需要非交疊時鐘和額外的動態(tài)功耗主要用在開關電容鏈路里。CMFB環(huán)路設計最核心的一條它也要滿足增益和相位裕度要求。我見過太多人只盯著差模環(huán)路的穩(wěn)定性忘了CMFB環(huán)路單獨跑一個STB仿真結(jié)果瞬態(tài)一跑發(fā)現(xiàn)輸出共模以幾百MHz的頻率振蕩輸出波形一片模糊。CMFB檢測網(wǎng)絡引入的寄生節(jié)點要盡量遠離CMFB的單位增益帶寬必要時用小電容做一個主極點補償。另外CMFB環(huán)路增益要適中——太小共模抑制不夠太大容易與差模環(huán)路耦合振蕩。調(diào)CMFB的時候建議把差模輸入固定單獨看共模環(huán)路的STB響應和瞬態(tài)共模階躍響應收斂趨勢清楚了再合到一起看整體。4. 仿真驗證、問題排查與實操心得4.1 仿真清單與推薦執(zhí)行順序一個可靠的全差分運放設計仿真不能只跑一個AC就完事。我自己的固定流程是這樣的DC工作點仿真先確認所有管子都工作在飽和區(qū)電流和手算值的偏差在合理范圍內(nèi)。這一步如果不過后面全是空中樓閣。開環(huán)AC仿真把CMFB環(huán)路閉合差模環(huán)路用大電感和電容配置成開環(huán)測試結(jié)構看差模增益、GBW、相位裕度。STB穩(wěn)定性仿真分別測差模環(huán)路和CMFB環(huán)路的增益、帶寬、相位裕度。Cadence里的stb分析默認能測兩個環(huán)路關鍵是接法要正確。瞬態(tài)仿真先接單位增益緩沖結(jié)構輸入加階躍看建立時間和過沖再加大階躍信號看擺率。噪聲仿真看輸入?yún)⒖茧妷涸肼曌V和積分噪聲確認噪聲指標是否落在規(guī)格內(nèi)。PVT加蒙特卡洛跑工藝角、溫度、電源電壓掃描再跑失配蒙特卡洛看失調(diào)電壓分布和良率。注意SS corner下管子跨導最小相位裕度通常是最差的要重點盯。4.2 高頻踩坑問題和排查手段我把自己和身邊同事遇到過的問題整理成一個速查表雖然簡單但非常實用現(xiàn)象直接原因排查手段輸出共模高頻振蕩CMFB環(huán)路不穩(wěn)定降低CMFB環(huán)路增益檢查檢測網(wǎng)絡極點單位增益緩沖接法時嚴重過沖差模相位裕度不足看p2位置查第二級gm和調(diào)零電阻大階躍信號邊沿太慢擺率不足檢查第一級尾電流和第二級電流能力DC輸出共模對不上設計值CMFB閉環(huán)沒建立或參考接錯檢查CMFB反饋極性確認參考電壓PVT仿真下PM跌破45度SS角下gm下降、寄生增大增加第二級電流調(diào)整Rz跟隨特性處理器上我建議一個癥狀對應一個懷疑對象不要同時動多個參數(shù)。比如順手把尾電流調(diào)大又把Cc改小最后PM是好了但你根本不知道是哪個動作起的作用換個corner可能又出問題。4.3 幾條真正好用的調(diào)參經(jīng)驗做這個電路好幾年我總結(jié)出幾條普通教科書上不會寫的實操經(jīng)驗。第一調(diào)零電阻Rz一定要掃描。在原理圖里把Rz設成一個變量跑一遍Rz從0.5倍1/gm2到2倍1/gm2的掃描輸出PM和GBW兩條曲線。你會很直觀地看到最佳點在哪里而且能用容差范圍判斷這個電阻的敏感度。我見過一個設計Rz從最佳點偏15%PM就從68度掉到58度這種對失配太敏感的設計必須改結(jié)構。第二相位裕度不夠時先檢查負載電容是不是被寄生電容抬高了。有時候你畫的時候以為CL是2pF實際在版圖里輸出節(jié)點上一堆走線電容和下一級輸入電容加起來可能變成2.8pF次主極點直接被拉低PM就掉下來了。先用后仿真提取結(jié)果確認真實負載再決定要不要加大第二級電流而不是一味去調(diào)Cc。第三CMFB環(huán)路在瞬態(tài)里表現(xiàn)為共模的低頻漂移和高頻振蕩兩種癥狀。低頻漂移通常是增益不夠高頻振蕩通常是相位余量不足。上了示波器看瞬態(tài)波形先區(qū)分是哪種再決定往哪個方向下手。我見過有人把CMFB環(huán)路增益提到很高想把共模抑制做好結(jié)果把環(huán)路調(diào)振蕩了純屬方向錯誤。最后再分享一個小技巧。每次設計文件里我會單獨建一個測CMFB的testbench只測共模環(huán)路不做任何差模激勵。這樣每次改動電路后跑一遍這個benchCMFB的穩(wěn)定性變化趨勢一目了然。全差分運放做多了你會發(fā)現(xiàn)差模環(huán)路不太容易出問題CMFB才是真正消耗時間的地方把這個環(huán)節(jié)管好了整個設計速度能快三分之一。本文還有配套的精品資源點擊獲取